FLIP-FLOP JK (Tugas Sistem Digital) Oleh
FLIP-FLOP JK(Tugas Sistem Digital)OlehRiza Amelia (0917041048)Zaitun(0917041017)JURUSAN FISIKAFAKULTAS MATEMATIKA DAN ILMU PENGETAHUAN ALAMUNIVERSITAS LAMPUNGBANDAR LAMPUNG2013
FLIP-FLOP JKFlip-flop JK mempunyai masukan J dan K. flip-flop ini dipicu oleh suatupinggiran pulsa clock positif atau negatif.Flip-flop JK merupakan rangkaian dasaruntuk menyusun sebuah pencacah. Flip flop JK dibangun dari rangkaian dasarflip-flop-SR dengan menambahkan dua gerbang AND pada masukan R dan Sserta dilengkapi dengan rangkaian diferensiator pembentuk denyut pulsa clockseperti yang ditunjukkan pada gambar berikut:Rangkaian Flip-Flop JKPada flip-flop JK ini, masukan J dan K disebut masukan pengendali karena keduamasukan ini yang menentukan keadaan yang harus dipilih oleh flip-flop pada saatpulsa clock tiba (dapat pinggiran positif atau negatif, tergantung kepada jenis flipflopnya). flip-flop ini berbeda dengan flip-flop-D karena pada flip-flop-JKmasukan clock adalah masukan yang dicacah, dan masukan J serta K adalahmasukan yang mengendalikan flip-flop tersebut.J-K flip-flop atau Jump-Kill Flip-flop merupakan penyempurna flip-flop dasarRS, yang mana. flip-flop ini mengatasi kelemahan flip-flop RS yang tidakmengizinkan pemberian masukan R S 1, dengan meng-AND-kan masukan dariluar dengan keluaran seperti yang dilakukan oleh flip-flop T. Penyempurnaan
yang dilakukan flip flop JK ini yaitu mengganti mode keluaran (Q) dari modeambigu menjadi toggle atau beralih. Pada flip-flop JK, input merupakan satusatunya masukan sedangkan keluarannya tetap dua. Jika keadaan keluaran flipflop 0, maka setelah adanya sinyal pemicu keadaan berikutnya menjadi 1, dan bilakeadaan keluarannya 1 maka setelah ada pemicu keadaannya akan menjadi 0.Berikut ini adalah Gambar simbol dan tabel kebenaran dari Flip-flop J-KSimbol Flip-flopJKJKQ00TidakBerubah01Reset or KillUntuk mempermudah mengingat modeReset, ketika K 1 berarti mode output Q10Set Or Jump11Toggleadalah Kill.Untuk mempermudah mengingat mode Set,ketika J 1 berarti mode output Q adalahJump.J 1dan K 1 dinamakan mode Toggle.-Jika Q dimulai dari 0, maka setelahmode toggle menjadi high.-Jika Q dimulai dari 1, maka setelahmode toggle menjadi low.
Prinsip kerja dari flip-flop JK adalah sebagai berikut :1.Pada saat J 0 dan K 0 atau keduanya berlogika low, gerbang AND tidakmemberikan tanggapan sehingga keluaran Q tetap bertahan pada keadaanterakhirnya.2.Pada saat J 0 atau berlogika low dan K 1 atau berlogika high, maka flipflop akan direset hingga diperoleh keluaran Q 0 (kecuali jika flip-flopmemang sudah dalam keadaan reset atau Q memang sudah pada keadaanrendah).3.Pada saat J 1 dan K 0 atauketika J berlogika high dan K berlogika low,maka masukan ini akan mengeset flip-flop hingga diperoleh keluaran Q 1(kecuali jika flip-flop memang sudah dalam keadaan set atauQ sudah dalamkeadaan tinggi).
4.Pada saat J dak K kedua-duanya tinggi, maka flip-flop berada dalam keadaantoggle, artinya keluaran Q akan berpindah pada keadaan lawan jika pinggiranpulsa clocknya tiba. Berikut ini merupakan bentuk diagram konstruksi dari JKFlip-Flop dan bagaimana mode toggle bekerja.Diagram konstruksi Flip-Flip JKKita memberi masukan J 1 dan K 1, kita asumsikan bahwa keadaan awal Q 0, sehingga menghasilkan output Q 0 danđť‘„ 1.Tinjau kembali logika pada gerbang AND. Pada gerbang AND pertama akanmenghasilkan logika output 1, sedangkan pada gerbang AND kedua akanmenghasilkan logika output 0.
Dalam flip-flop JK, terdapat flip-flop SR yang siap mengatur output berlogika 1jika clock atau detak diberikan. Pada proses tersebut dapat kita lihat logika outputQ berubah menjadi 1.Contoh Soal1. Sebutkan Gerbang penyusun Flip-Flop JK!2. Gambarkan rangkaian Flip-Flop JK3. Tuliskan tabel kebenaran dari Flip-Flop JK!4. Mengapa masukan J K disebut masukan pengendali?5. Apakah yang dimaksud dengan keadaan Toggle pada Flip-Flop JK?Jawaban1. Flip flop JK dibangun dari rangkaian dasar flip-flop-SR dengan menambahkandua gerbang AND pada masukan R dan S serta dilengkapi dengan rangkaiandiferensiator pembentuk denyut pulsa clock2.Rangkaian Flip-Flop JK
3.Tabel Kebenaran Flip-Flop JK4.J dan K disebut masukan pengendali karena kedua masukan ini yangmenentukan keadaan yang harus dipilih oleh flip-flop pada saat pulsa clocktiba5.Keadaan toggle, artinya keluaran Q akan berpindah pada keadaan berlawananjika pinggiran pulsa clocknya tiba
Rangkaian Flip-Flop JK Pada flip-flop JK ini, masukan J dan K disebut masukan pengendali karena kedua masukan ini yang menentukan keadaan yang harus dipilih oleh flip-flop pada saat pulsa clock tiba (dapat pinggiran positif atau negatif, tergantung kepada jenis flip-flopnya). flip-flop ini berbeda dengan flip-flop-D karena pada flip-flop-JK
D Flip Flop. Seperti yang diketahui, flip-flop (Bistable Multivibrator) dalah suatu rangkaian sel biner yang memiliki dua buah output yang saling berkebalikan keadaannya (0 atau 1). Di dalam FPGA, terdapat sebuah jenis flip-flop yaitu D flip-flop atau Data flip flop. Rangkaian D flip-flop ini berfungsi sebagai rangkaian
FLIP-FLOP (BISTABLE MULTIVIBRATOR / BISTABLE) DAN LATCH Flip-flop adalah perangkat 2 state, mempunyai 2 state pengoperasian stabil yg bersesuaian dgn 0 dan 1 biner. LATCH Flip flop yg state-state output tergantung pada tingkat sinyal input (0 atau 1). EDGE-TRIGERRED FLIP-FLOP Flip flop yg state-state output tergantung pada transisi
College/ Department: Keshav Mahavidyalaya, University of Delhi . Sequential Circuits-II 2 Institute of Lifelong Learning, University of Delhi . 4.2.1 Edge Triggered Flip-flop 4.2 Edge Triggered S-R Flip-flop 4.3 Edge Triggered D Flip-flop 4.4 Edge Triggered J-K Flip-flop 4.4.1 Racing 4.4.2 J-K Master Slave Flip-flop 4.5 Asynchronous Preset .
February 6, 2012 ECE 152A - Digital Design Principles 3 Reading Assignment Brown and Vranesic (cont) 7Flip-Flops, Registers, Counters and a Simple Processor (cont) 7.4 Master-Slave and Edge-Triggered D Flip-Flops 7.4.1 Master-Slave D Flip-Flop 7.4.2 Edge-Triggered D Flip-Flop 7.4.3 D Flip-Flop with Clear a
Bentuk dasarnya adalah rangkaian flip-flop Bermanfaat karena karakteristik memorinya Gerbang adalah : pembuat keputusan . Sistem Digital. Missa Lamsani Hal 3 Flip-Flop Flip-flop mempunyai 2 keadaan stabil, dan akan bertahan pada salah satu dari dua keadaan itu sampai adanya pemicu yang membuatnya .
Some Flip Flops may have a reset (or clear) and/or a set line that directly change the output. All Flip Flops change states according to data lines on clock pulses. All Flip Flops have an output usually labeled Q, the inverse of the output, labeled Q, a SET, and a RESET. Figure 11.1 - D Flip Flop and JK Flip Flop
Auto Flip Settings - Flipbooks can flip automatically. Enable Auto Flip and set Flip Interval, Flip loops: set -1: Auto flip all the time; set N (N 0): Flip N times then stop. Check Auto Flip from start to make the flipbook flip automatically from start. Click the Auto Flip Button when you need if you don't check this option.
Automotive EMC Is Changing Global shift towards new propulsion systems is changing the content of vehicles. These new systems will need appropriate EMC methods, standards, and utilization of EMC approaches from other specialties. Many of these systems will utilize high voltage components and have safety aspects that may make automotive EMC more difficult and safety takes priority! 20 .
