SIMULASI RANCANGAN FILTER BUTTERWORTH MENGGUNAKAN XILINX .

2y ago
34 Views
2 Downloads
212.67 KB
6 Pages
Last View : 1d ago
Last Download : 2m ago
Upload by : Gannon Casey
Transcription

Proceeding, Seminar Ilmiah Nasional Komputer dan Sistem Intelijen (KOMMIT 2008)Auditorium Universitas Gunadarma, Depok, 20-21 Agustus 2008ISSN : 1411-6286SIMULASI RANCANGAN FILTER BUTTERWORTHMENGGUNAKAN XILINX-ISE 8.1i DAN MODELSIM 6.1b1Wahyu Kusuma Raharja , 2Sunny Arief SudiroJurusan Teknologi Informasi, Fakultas Teknologi Industri, Universitas GunadarmaJl. Margonda Raya 100, Depok, 16424Email : ma.ac.idABSTRAKSebelum rancangan rangkaian elektonika dirakit, terlebih dahulu dilakukan simulasirangkaian tersebut menggunakan perangkat lunak komputer. Hal ini bertujuan untukmemperkecil tingkat kegagalan pada saat perakitan rangkaian tersebut. Salah satuperangkat lunak yang digunakan adalah Xilinx-Ise 8.1i sebagai editor pemrogramanVHDL dan perangkat lunak ModelSim 6.1 b digunakan untuk simulasi hasil programVHDL. Penelitian ini melakukan simulasi rangkaian filter Butterworth orde 2, jenis bandpass filter dengan frekuensi pancung bawah sebesar 50 Hz, frekuensi pancung atas 3000Hz, dan frekuensi pencuplikan 44100 Hz. Berdasarkan perhitungan dalam transformasi Zdiperoleh koefisien numerator 0.034, 0, -0.067, 0, 0.034 dan koefisien denominator 1,3.41, -4.37, 2.52, -0.55. Penerapan rangkaian filter memerlukan 8 komponen D Flip-Flop,6 komponen multiplier, 6 komponen adder, dan 2 komponen divider.Komponen-komponenpenyusun rangkaian filter diprogram menggunakan Xilinx-Ise 8.1i. Sinyal masukan dankeluaran rangkaian filter disimulasikan menggunakan perangkat lunak ModelSim 6.1b.Data hasil simulasi dilakukan perbandingan dengan hasil keluaran program Matlab.Berdasarkan hasil uji perbandingan diperoleh tingkat kesamaan pada pengujian bagiannumerator dan denominator, dengan menggunakan koefisien data kecil dan integer.Sedangkan pada pengujian rangkaian lengkap, terjadi kesalahan karena penggunaankomponen Divider yang melakukan proses pembagian dengan hasil pembulatan.Kata kunci : simulasi, filter, Xilinx-Ise 8.1i, ModelSim 6.1b1. PENDAHULUANRangkaian elektronika dibangunmelalui beberapa tahap antara lainperancangan, perakitan, dan pengujian.Perancangandilakukandenganmengetahui kebutuhan dan kegunaan darirangkaian. Simulasi pada saat perancangandiperlukan untuk dapat memperkeciltingkat kesalahan pada saat rangkaiandilakukan perakitan. Sehingga dapatmenekan biaya kegagalan dari rangkaianelektronika yang dirancang dan dibangun.Dewasa ini perangkat lunak sebagai mediasimulasi dari rancangan rangkaianelektronika mengalami perkembanganyang beragam. Hal ini didukung puladengankemudahanimplementasiperangkat lunak yang dapat diprogram,456seperti modul Field Programmable GateArray (FPGA). Pada penelitian ini sebagaidasardalammengimplementasikanalgoritma yang telah dibangun ke modulFPGA. Algoritma yang dibangun denganperangkat lunak MATLAB selanjutnyadibangun pula menggunakan perangkatlunak XILINX-ISE 8.1i.Penelitian ini membahas simulasirancangan filter tipe Butterworth orde 2menggunakan program Xilinx danModelsim. Penelitian ini bertujuan untukmengetahui tingkat keberhasilan darirangkaian filter yang dirancang, sebelumdiimplementasikandalamrangkaianperangkat keras menggunakan FPGA.Simulasi Rancangan Filter Butterworth(Wahyu Kusuma)

Proceeding, Seminar Ilmiah Nasional Komputer dan Sistem Intelijen (KOMMIT 2008)Auditorium Universitas Gunadarma, Depok, 20-21 Agustus 20082. TINJAUAN PUSTAKASecara umum fungsi transfer darifilter digital IIR (Infinite ImpulseResponse) orde L [Smith, 1985] adalahsebagai berikut:H ( z) B( z ) b0 b1 z 1 . bL z L A( z ) 1 a1 z 1 . a L z L(1)Dalam kawasan waktu hubungan masukankeluaran filter digital IIR dapat dirumuskansebagai berikut:yk L n 0bn xk n L n 1an yk n(2)Gambar 1. Diagram skematik filter IIR.[Rorabaugh and Britton, 1993]Berdasarkan persamaan (2) diagram IIR diatas, dapat dijabarkan dengan persamaan :.(3)Berdasarkan teknik desainnya filterIIR dapat dikategorikan dalam beberapateknik desain. Sedangkan filter FIR (FiniteImpulseResponse)padadasarnyamempunyai 2 metode desain yaitu denganjendela (window) dan pitajamak denganpita transisi (multiband with transitionbands).Teknik desain filter digital IIRdidasarkan pada transformasi bilinear dariprototipe fungsi transfer analog. Fungsitransfer analog biasanya salah satu daritipefungsitransfer:Butterworth,Chebyshev Tipe 1, Chebyshev Tipe 2 danElliptic (atau Cauer). Perbedaan antaratipe-tipe filter tersebut dapat dijelaskandengan melihat filter lolos bawahSimulasi Rancangan Filter Butterworth(Wahyu Kusuma)ISSN : 1411-6286(lowpass) analog seperti dibawah ini[Antoniou, 1993].a. Fungsi transfer lolos bawah Butterworthmempunyaitanggapmagnitudemendatar maksimum dan tanggapmagnitude berkurang secara mendatardengan frekuensi bertambah.b. Fungsi transfer lolos bawah ChebyshevTipe 1 mempunyai tanggap magnitudedengan riak setimbang pada pita lolosdan tanggap magnitude berkurangsecara mendatar dengan frekuensibertambah di sebelah luar pita lolos.c. Fungsi transfer lolos bawah ChebyshevTipe 2 mempunyai tanggap magnitudeberkurang secara mendatar pada pitalolos dengan frekuensi bertambah dantanggap magnitude riak setimbang padapita cegah.d. Fungsi transfer lolos bawah Ellipticmempunyai tanggap magnitude riaksetimbang pada kedua pita, pita lolosmaupun pita cegah.3. METODE PENELITIANLangkahsimulasirancanganrangkaian filter sebagai berikut :1. Menyusun program menggunakanMatlab.Program Matlab yang disusun,didasarkan pada penetapan rancanganrangkaian filter menggunakan butterworthorde 2 berjenis band pass filter. Filterditetapkan dapat melewatkan rentangfrekuensi pada frekuensi cutoff bawahsebesar 50 Hz dan frekuensi cutoff atassebesar 3000 Hz. Frekuensi sampling yangdigunakan pada penelitian ini sebesar44100 Hz. Berikut ini program Matlabdari fungsi pemfilteran :%Pemfilteran : Band Pass Filterw1 50*2/fs; w2 3000*2/fs;[b,a] butter(2,[f1 f2]);s [filter(b,a,y)];Hasil dari program tersebutdiperoleh nilai koefisien filter yaituNumerator (b) and Denominator (a) yangbesarnya sebagai berikut :457

Proceeding, Seminar Ilmiah Nasional Komputer dan Sistem Intelijen (KOMMIT 2008)Auditorium Universitas Gunadarma, Depok, 20-21 Agustus 2008b 0.0340-0.0670a 10.034-3.41-2.524.310.55Fo1XZ -1CLKDivider1000 Fo2 Fo3BoAiDo1 Z -1Mo5 Mo2XMo6Z-1XDo6 A2Ao7Z -1Do5XA1Ao6Z -1Do2Fout2SfoutDivider100Ao5RSTB2 Mo7Do7Do3Z -1Mo8Do4XMo3XZ-1Do8A4B4Coefisient of;Bo 0.034 34 des 0022 HexB2 -0.067 -67 des FFBD HexB4 0.034 34 des 0022 HexA1A2A3A4 ARCHITECTURE behavioral OF dff2 ISBEGINPROCESS(Clk, Res) --We only care about ClkBEGINIF Res '1' THEn Q X"0000"; -- determine Q 0 HexaElseIF (Clk'event) AND (Clk '1') THEN -Positive EdgeQ D;END IF;END IF;END PROCESS;END behavioral;Z -1XA3Q: OUTSTD LOGIC VECTOR(15 downto 0));END dff2;2. Membuat skematik rangkaian npadaprogramMatlab,selanjutnya dirancang skematik rangkaianfilter seperti diperlihatkan gambar 2.DinISSN : 1411-62863.41 341 des 0155 Hex-4.37 437 des FE4B Hex2.52 252 des 00FC Hex-0.55 -55 des FFC9 HexGambar 2. Skematik rangkaian band pass filterButterworth orde 2.3. Membuat program menggunakanXilinx.Berdasarkan skematik yang telahdibangun, selanjutnya membuat programmenggunakan Xilinx-Ise 8.1i. Komponenkomponen yang diperlukan untukmenyusun rangkaian seperti terlihatgambar 2 terdiri atas :a. Komponen D Filp Flop (DFF)sebanyak 8 unit.Setiap komponen DFF ditulisdengan program :-- Delay 16 BIT Unit Use D ---library ieee;use ieee.std logic 1164.all;ENTITY dff2 ISPORT( D: INSTD LOGIC VECTOR(15 downto 0);Clk, Res : IN STD LOGIC;b. Komponen Multiplier sebanyak 7 unit.Program Xilinx untuk membuatkomponen Multiplier adalah :-- MULTIPLIER 32 BIT-------------------------------LIBRARY ieee;USE ieee.std logic 1164.ALL;USE ieee.std logic arith.ALL;USE ieee.std logic signed.ALL;USE ieee.std logic unsigned.ALL;ENTITY signed mult ISPORT (a:INSTD LOGIC VECTOR (15 DOWNTO 0);b:INSTD LOGIC VECTOR (15 DOWNTO 0);result:OUTSTD LOGIC VECTOR (31 DOWNTO 0));END signed mult;ARCHITECTURE rtl OF signed mult ISSIGNAL a int, b int:SIGNED (15 downto 0);SIGNAL pdt int:SIGNED (31 downto 0);BEGINa int SIGNED (a);b int SIGNED (b);pdt int a int * b int;result STD LOGIC VECTOR(pdt int);END rtl;c. Komponen Adder sebanyak 6 unit.458Simulasi Rancangan Filter Butterworth(Wahyu Kusuma)

Proceeding, Seminar Ilmiah Nasional Komputer dan Sistem Intelijen (KOMMIT 2008)Auditorium Universitas Gunadarma, Depok, 20-21 Agustus 2008Program Xilinx untuk membuatkomponen Adder adalah :-- Adder 32 ARY IEEE;use IEEE.STD LOGIC 1164.ALL;entity add32i isport( a, b: inSTD LOGIC VECTOR(31 downto 0);sum: outSTD LOGIC VECTOR(31 downto 0));-- cout: outSTD LOGIC);end add32i;architecture STRUCTURE of add32i iscomponent add16port( a, b: inSTD LOGIC VECTOR(15 downto 0);cin: inSTD LOGIC;sum: outSTD LOGIC VECTOR(15 downto 0);cout: outSTD LOGIC );end component;signal cout1, cout2, scin : STD LOGIC;beginscin '0';add16i1: add16 port map (a(15 downto 0), b(15downto 0), scin, sum(15 downto 0), cout1);add16i2: add16 port map (a(31 downto 16), b(31downto 16), cout1, sum(31 downto 16), cout2);end structure;d. Komponen Divider sebanyak 2 unit.Program Xilinx untuk membuatkomponen Divider adalah :--Component Divider1000-- library IEEE;use IEEE.STD LOGIC 1164.ALL;use IEEE.STD LOGIC ARITH.ALL;use IEEE.STD LOGIC UNSIGNED.ALL;entity divider1000 isPort ( ain : in STD LOGIC VECTOR (31downto 0);dvdout : out STD LOGIC VECTOR (31downto 0));end divider1000;ISSN : 1411-6286-- a to bitvector(ain);-b a sra 10;dvdout to stdlogicvector(to bitvector(ain) sra 10);end Behavioral;4. Melakukan simulasi menggunakanModelsim dari program Xilinx.Simulasidigunakanuntukmengetahui kebenaran dari hasil programrangkaian filter yang telah disusun denganprogram Xilinx. Perangkat lunak yangdigunakan untuk simulasi tersebut adalahModelsim. Pada program Modelsimdilakukan pemberian sinyal masukansebagai berikut :restart -fforce RST 0 10force Din X"0A" 0, X"05" 100, X"A0" 200,X"11" 300, X"2B" 400, X"45" 500, X"32" 600,X"62" 700, X"B2" 800, X"AA"900, X"02" 1000force CLOCK 1 50,0 100 -repeat 100run 10005. Membandingkan hasil Matlab n hasil simulasi darikeluaran program Modelsim dengankeluaran program Matlab. Kedua programdiberikan sinyal input yang sama.4. HASIL DAN PEMBAHASANPengujian dilakukan pada masingmasing sisi numerator (koefisien b),denominator (koefisien a), dan gabungankeduanya (rangkaian lengkap).Pengujian 1 disimulasi pada bagiannumerator menggunakan Bo 34, B2 67, and B4 34.Hasil pengujian dalam programMatlab diperoleh :s 31 b [34 0 -67 0 34]; a [1 0 0 0 0]; y [1 1 1 2 2 2 3 3 3 4]; s [filter(b,a,y)]; s34 34 -33 1 35 -32 2336 -Hasil pengujian dengan programModelsim diperoleh :architecture Behavioral of divider1000 is-- signal a ,b : bit vector (31 downto 0);beginSimulasi Rancangan Filter Butterworth(Wahyu Kusuma)459

Proceeding, Seminar Ilmiah Nasional Komputer dan Sistem Intelijen (KOMMIT 2008)Auditorium Universitas Gunadarma, Depok, 20-21 Agustus 2008ISSN : 1411-6286pengujian dalam program Matlab diperoleh: b [0.034 0 -0.067 0 0.034]; a [1 -3.41 4.37 -2.52 0.55]; y [1 1 1 2 2 2 3 3 3 4]; s [filter(b,a,y)]; ss 0.0340 0.1499 0.3297 0.55580.8485 1.1810 1.5405 1.96082.4326 2.9621Hasil pengujian dengan programModelsim diperoleh :Gambar 3. Hasil simulasi program Modelsim padabagian numeratorPengujian 2 disimulasi pada bagiandenominator menggunakan A1 -5, A2 8, A3 -2, and A4 12. Hasil pengujiandalam program Matlab diperoleh :s 273 b [1 0 0 0 0]; a [1 -5 8 -2 12]; y [1 1 1 2 2 2 3 3 3 4]; s [filter(b,a,y)]; s162371-150-3437-17512-63636173Hasil pengujian dengan programModelsim diperoleh :Gambar 4. Hasil simulasi program Modelsim padabagian denominatorPengujian 3 disimulasi padarangkaian filter dengan memberikan nilaikoefisienpadanumertatordandenominator. Nilai koefisien diperoleh darihasil perhitungan program Matlab. Hasil460Gambar 5. Hasil simulasi program Modelsimdengan rangkaian lengkap.Berdasarkan tiga pengujian di atasdapat dijelaskan bahwa pengujian 1 danpengujian 2 diperoleh hasil yang samaantara simulasi menggunakan programMatlabdengansimulasiprogramModelsim. Kedua pengujian tersebutdilakukan pada masing-masing koefisiennumeratordandenominator,yangmenunjukkan hasil yang baik dengankebenaran 100%.Pengujian 3 dilakukan padarangkaian lengkap filter yang melibatkankoefisien numerator dan denominator.Pada pengujian terjadi kesalahan atauperbedaan hasil antara program Matlabdengan Modelsim. Kesalahan yang terjadidiakibatkan adanya keterbatasan tipe datapada Modelsim, dengan pembulatan padabilangan pecahan. Komponen divider yangdipakai menghasilkan seperti diperlihatkantabel 1.Simulasi Rancangan Filter Butterworth(Wahyu Kusuma)

Proceeding, Seminar Ilmiah Nasional Komputer dan Sistem Intelijen (KOMMIT 2008)Auditorium Universitas Gunadarma, Depok, 20-21 Agustus 2008Tabel 1.Data masukan (Fo1) dan data keluaran (Fo2) padakomponen Divider1000Fo134Fo203311 350 032-1236003113 37-3040 0-10Terlihat dari tabel 1 bahwa datadata masukan (Fo1) dibagi dengankonstanta 1024 dengan komponenDivider1000 diperoleh data keluaran (Fo2).Dari data tersebut, fungsi Divider1000memberikan nilai hasil 0 jika data masukanpositif dan nilai -1 jika data masukannegatif. Hal ini menyebabkan hasil prosesterjadi5. KESIMPULAN DAN SARANRancanganrangkaianfilterbutterworth orde 2 telah berhasil denganbaik untuk masing-masing bagiannumerator dan denominator. Padapengujian rangkaian lengkap masihterdapat perbedaan antara hasil simulasiprogramMatlabdenganprogramModelsim. Hal ini dipengaruhi olehpenggunaan komponen Divider yangmelakukan proses pembagian dengan hasilpembulatan. Salah satu permasalahan padaprosessimulasidenganprogramModelsim adalah penggunaan data integer,dimana data pecahan harus dilakukanpembulatan terlebih dahulu.Perludikembangkanpenggunaanbilanganpecahan pada simulasi program Modelsim.Simulasi Rancangan Filter Butterworth(Wahyu Kusuma)ISSN : 1411-6286DAFTAR PUSTAKA[1] Antoniou, A., 1993, Digital Filters:Analisys, Design, and Applications,McGraw-Hill, New York[2] Rabiner, L. R. and Gold, 1975,Theory and Application of DigitalSignal Processing, EnglewoodCliffs, NJ: Prentice-Hall, Inc., NewJersey[3] Rorabaugh and Britton, C., 1993,DigitalFilterDesigner’sHandbook, Tab Books/McGrawHill, New York[4] Smith, J.O., 1995, Introduction toDigital Filter Theory, in DigitalAudio Signal Processing: AnAnthology (J. Strawn, ed.), WilliamKaufmann, Inc., California[5] Smith , J.O., Mar. 2007, SpectralAudio Signal Processing, onlinebook.http://ccrma.stanford.edu/ jos/sasp/461

3.41, -4.37, 2.52, -0.55. Penerapan rangkaian filter memerlukan 8 komponen D Flip-Flop, 6 komponen multiplier, 6 komponen adder, dan 2 komponen divider.Komponen-komponen penyusun rangkaian filter diprogram menggunakan Xilinx-Ise 8.1i. Sinyal masukan dan keluaran rangkaian filter disimulasikan menggunakan perangkat lunak ModelSim 6.1b.

Related Documents:

Siri Pengurusan Rancangan Perniagaan 12 5. Menyatakan produk/perkhidmatan anda adalah unik dan terhebat di pasaran. 3.0 Bahagian Utama Dalam Rancangan Perniagaan Suatu rancangan perniagaan mengandungi beberapa bahagian utama yang boleh dikategorikan seperti berikut:-1. Pengenalan Rancangan Perniagaan 2. Tujuan Rancangan Perniagaan 3.

Tahapan penyusunan Renstra K/L sebagaimana dimaksud dalam Pasal 3 huruf a, meliputi: a. penyusunan rancangan teknokratik Renstra K/L; b. penyusunan rancangan Renstra K/L; c. penelaahan rancangan Renstra K/L; dan d. penyesuaian rancangan Renstra K/L. Bagian Kedua Penyusunan Rancangan Teknokratik Rencana Strategis Kementerian/Lembaga Pasal 7

(BUSINESS PLAN) LEARNING OUTCOME AKHIR KELAS INI, PESERTA DAPAT Memahami kepentingan rancangan perniagaan Komponen-komponen penting dalam rancangan perniagaan Menyediakan satu rancangan perniagaan Fahami cara terbaik pembentangan rancangan . PowerPoint Presentation Author: HP-8200

penyeimbangan beban trafik pada eNB congested dengan mendistribusikan beban trafik pada eNB neighbor yang berstatus not congested. pembuatan simulasi menggunakan software NS-3 dengan OS Ubuntu Xenial Xerus. 3.2 Alat dan Bahan 3.2.1 Perangkat Simulasi Penulis menggunakan Notebook Acer untuk menjalankan simulasi bersfesifikasi sebagai berikut :

3 09.00-09.30 Instalasi Ubuntu pada Virtual Machine Instalasi Instalasi Network Simulator 3, Cloning 4 09.30-12.00 MmWave module dan NetAnim Instalasi 6 12.00-13.00 Ishoma Istirahat, Sholat, Makan Simulasi dasar NS3 Simulasi hello-simulator, P2P, 7 13.00-14.00 CSMA. Simulasi basic script for Mmwave, 8 Simulasi 14.00-16.00

Kompresi data adalah cara untuk mengurangi biaya penyimpanan dengan menghilangkan redundansi yang terjadi di sebagian besar file. Penelitian ini bertujuan memberikan simulasi salah satu versi kompresi lossless yang cukup populer untuk kompresi teks yaitu BZip2. Simulasi dibuat dengan menggunakan Maple dan

² Langkah riil simulasi: Mengembangkan sebuah model simulasi dan mengevaluasi model, biasanya dengan menggunakan komputer, untuk mengestimasi karakteristik yang diharapkan dari model tersebut.

BIOGRAFÍA ACADÉMICA DE ALFREDO LÓPEZ AUSTIN Enero de 2020 I. DATOS PERSONALES Nacimiento: Ciudad Juárez, Estado de Chihuahua, México, 12 de marzo de 1936. Nacionalidad: mexicano. Estado civil: casado. Investigador emérito de la Universidad Nacional Autónoma de México, por acuerdo del Consejo Universitario, con fecha 21 de junio de 2000. Sistema Nacional de Investigadores. Nivel III .