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VHDL. Lenguaje dedescripción hardwareTipos de datos 2007 A.G.O. All Rights Reserved

Tipos de objetos y datosVHDL predefine un conjunto relativamente limitado de tipos dedatos, pero dispone de gran versatilidad para que el usuario loscree según sus necesidades.Todos los objetos tienen que declararse antes de su utilización.En VHDL NO se pueden asignar valores de una señal de un tipo auna señal de otro tipo. Tipos de objetos. Constantes. Variables. Señales. Ficheros. Tipos de datos. Escalares.– Enumerados.– Enteros.– Físicos.– Coma flotante. Compuestos.– Vector/matriz.– Registro. Acceso.– Punteros.S2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved2 de 44

TipostiposTIPO: Es la definición de losvalores posibles que puedentomar los objetos y los nstantesescalarescompuestosrealVHDL es un lenguajefuertemente tipado:A los objetos se les asignasiempre un tipo cuando sedeclaranLas asignación sólo puedenhacerse entre objetos delmismo tipoenterofísicorecordarrayenumeradoS2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved3 de 44

Tipos básicos predefinidosTipos IEEE-1076BIT: Puede tomar los valores ‘0’ ó ‘1’BIT VECTOR: Agrupación de bitsejemplo:signal salida :BIT VECTOR (0 to 3);salida “1000”;esto significa quesalida(0) ‘1’salida(1) ‘0’salida(2) ‘0’salida(3) ‘0’signal salida :BIT VECTOR (3 downto 0);salida “1000”;esto significa quesalida(3) ‘1’salida(2) ‘0’salida(1) ‘0’salida(0) ‘0’diferenciaS2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved4 de 44

Tipos básicos predefinidosTipos IEEE-1076INTEGER:BOOLEAN:ENUMERATED:A veces utilizado para índicesde loops, constantes, valoresgenéricos, etcPueden tomar los valores‘true’ ó ‘false’Enumeración devalores definidos por elusuariopor ejemplo:type estado is (inicio, arriba, abajo, stop)S2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved5 de 44

Tipo STD LOGICLos dos valores del tipo bit se quedan cortos para modelar todoslos estados que puede tomar una señal digital.El paquete IEEE.standard logic 1164 define el tipo std logic, querepresenta todos los posibles estados de una señal:U No inicializado, valor por defecto.X Desconocido fuerte, salida con múltiples fuentes en corto0 Salida de una puerta con nivel lógico bajo1 Salida de una puerta con nivel lógico altoZ Alta ImpedanciaW Desconocido débil, terminación de busL 0 débil, resistencia de pull-downH 1 débil, resistencia de pull-up– No importa, usado como comodín para síntesisS2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved6 de 44

Tipo STD LOGICPara describir buses se utiliza el tipo std logic vector, que es unarray de std logicLos tipos std logic y std logic vector son los estándaresindustriales.Todos los valores son validos en un simulador VHDL, sin embargosolo: ‘0’, ‘1’, ‘Z’, ‘L’, ‘H’ y ‘–’ se reconocen para la síntesis.En el paquete IEEE.std logic 1164 aparecen otros dos tipos:std ulogic y std ulogic vector. Son los mismos, pero sin haberpasado por la función de resoluciónEsta función decide cuál debe ser el valor de la señal cuando tienedos fuentes que le asignan valores distintosPor ejemplo, si una fuente asigna un ‘1’ y la otra una ‘L’, la función deresolución dice que la señal se queda a ‘1S2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved7 de 44

Utilizando los tipos de objeto: ConstantesConstantes.Mantienen el valor, del tipo de dato especificado, durante todala ejecución.Se declaran en la parte declarativa, antes del “begin”ARCHITECTURE eps OF mi prueba ISCONSTANT const1 : STD LOGIC : ‘1';CONSTANT retardo : TIME : 15 ns;CONSTANT const3 : INTEGER : 8;BEGINLas constantes pueden ser de cualquier tipoS2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved8 de 44

Utilizando los tipos de objeto: VariablesVariables.Almacenan valores del tipo de datos especificado, que puedencambiar en la descripción.Sólo pueden declararse y utilizarse dentro de procesos osubprogramas, (aunque se pueden compartir medianteSHARED, no es muy recomendable)Se les puede asignar un valor inicial, si no se hace así, eldescriptor le asigna el menor valor del tipo declaradoLa asignación se realiza con : Ejemplo:VARIABLE Estado: bit: 0;Estado: 1;--definición--asignaciónNo tienen significado físico directo.Las asignaciones ocurren inmediatamente no tienen tiempoasociadoS2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved9 de 44

Utilizando los tipos de objeto: VariablesVariables compartidasLIBRARY IEEE ;USE IEE STD LOGIC 1164 .ALL ;ENTITY ejemplo variables ISPORT ( definición de puertos) ;END ejemplo variables ;ARCHITECTURE ejemplo OF ejemplo variables ISTYPE estados IS (rojo, verde, azul, naranja) ;SHARED VARIABLE variable compartida : estado;BEGINproceso1 : PROCESSBEGINWAIT UNTIL variable compartida : rojo ;variable compartida : azul ;.END PROCESS proceso1 ;proceso2 : PROCESSBEGINWAIT UNTIL variable compartida : v e r d e ;variable compartida : naranja.END PROCESS proceso2 ;END ARCHITECTURE;S2 4. VHDL. Tipos de datosNo se recomienda el uso deeste tipo de variables, ya quepuede dar lugar acomportamientos nodeterministas, es decir,resultados de la simulación deun mismo modelo pueden serdiferentes dependiendo dela herramienta de simulaciónque se utilice 2007 A.G.O. All Rights Reserved10 de 44

Tipos de objetos. SeñalesSeñales.Almacenan valores que pueden cambiar.Representan las conexiones físicas.Se declaran en sentencias concurrentes y pueden aparecertambién en procesos.Una señal mantiene una lista de valores.La lista incluye su valor actual y un conjunto de posibles valoresfuturos.Las asignaciones no son instantáneas, se actualizan en elsiguiente paso de simulación (sentencia WAIT o si haterminado una sentencia concurrente).Sirven para comunicar procesos e interconectar componentes.Si no se especifica un retardo (mediante sentencia AFTER), seaplica automáticamente un retardo de tipo delta (δ).S2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved11 de 44

Utilizando los tipos de objeto: SeñalesEl objeto básico en VHDL es la señal, que se utiliza para modelar loshilos del circuitoPuesto que modela nodos físicos, incluye información de tiempoNo sólo contiene unos valores ('0', '1', 'Z', etc.) sino también el tiempo en elque se toman estos valoresSe declaran antes del begin de la arquitectura (en la parte declarativa):ARCHITECTURE eps OF prueba ISSIGNAL s1 : STD LOGIC;SIGNAL s2 : INTEGER;BEGINPueden tener un valor inicial (no soportado en síntesis)SIGNAL a : STD LOGIC : '0';Para asignar valores a una señal se utiliza S2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved12 de 44

Caracterización de las señales. DriverDriver. Es una cola (tabla) de transacciones que almacena laforma de onda de la señalEl driver proyecta los valores futuros de la señal, es decir, la señal estáplanificada para tomar el valor indicado en su correspondiente momentoAsignaciones diferentes de la misma señal comparten el mismo driver0100102540651250101012540S2 4. VHDL. Tipos de datos65tiempovalor125 2007 A.G.O. All Rights Reserved13 de 44

Caracterización de las señales. DriverCuando avanza el tiempo de simulación las transacciones yaprocesadas se eliminan de la cola0 10 25 40 65 125 tiempo0 10 25 40 65 125 tiempo0110pasado101valor01010valorfuturotiempo actual desimulación 40nsS2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved14 de 44

Modelo de retardos en señalesLas señales permiten incluir información de los retardospara que los modelos se parezcan lo más posible alhardware.Existen tres modelos:Transporte. Describe el comportamiento de una línea detransmisión ideal.Inercial. Describe los circuitos reales.Delta. Es el retardo por defecto.S2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved15 de 44

Modelo de retardos. TransporteTransporte. Permite modelar dispositivos quepresentan un comportamiento en frecuencia casiinfinito:La entrada se propaga a la salida sin ninguna alteración.No importa lo pequeña o lo grande que sea la duración de laentrada.Este comportamiento es típico de las líneas de transmisión.nom señal TRANSPORT [expresión] AFTER tiempo;S2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved16 de 44

Modelo de retardos. Transportesalida TRANSPORT entrada AFTER 10ns;S2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved17 de 44

Modelo de retardos. InercialInercial. Permite modelar el comportamiento temporalde la conmutación de los circuitos:Una entrada debe tener un valor estable durante un ciertotiempo antes de que se propague a la salida.Si la entrada no permanece estable durante el tiempoespecificado, la salida no se ve afectada por la entrada, esdecir, la entrada se ignora.nom signal out [[REJECT tiempo] INERTIAL][expresión] nom signal AFTER tiempo;S2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved18 de 44

Modelo de retardos. InercialSi no se incluye la opción REJECT, el límite para rechazar el pulsoes igual al valor del retardo especificado.El retardo inercial es el que se considera por defecto.ejemplo:salida INERTIAL entrada AFTER 5ns;salida entrada AFTER 5ns;son expresionesequivalentessalida REJECT 7ns INERTIAL entrada AFTER 10ns;propaga con un retardo de 10ns los pulsos de la señal de entrada,eliminando aquellos que no tengan una duración superior a 7nsS2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved19 de 44

Modelo de retardos. Inercialsalida REJECT 7ns INERTIAL entrada AFTER 10ns;5ns5nsS2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved20 de 44

Modelo de retardos. DeltaDelta. (δ). Es el modelo que se asume por defectocuando no se especifica un retardo específico para laseñal.Es un retardo infinitesimal, siempre despreciable respecto deltiempo de simulación.salida a and b;10nsa20ns0nsbsalidaS2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved21 de 44

Resumen de señales y variablesRecordad .Las asignaciones a señales dentro de procesos sólo seejecutan cuando se suspende el proceso.Su explicación La señales modelan conexiones físicas, y por tanto, no sólodeben tener en cuenta el valor, sino también el tiempo.Para que un cable, conexión física, cambie de valor hace faltaque el tiempo avance.De la misma forma, para que una señal cambie de valor hacefalta que el tiempo avance.El tiempo sólo avanza cuando se suspende el proceso.S2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved22 de 44

Resumen de señales y variablesSin embargo, a la hora de modelar un circuito nospuede venir bien tener un objeto cuyo valor se actualiceinmediatamente.Sin tener que esperar a que avance el tiempo, como en lasseñalesLa solución son las variablesLa variables se declaran dentro de los procesosSólo se ven dentro del proceso que las ha declaradoToman el valor inmediatamente, son independientes del tiempoS2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved23 de 44

Resumen de señales y variablesSeñalesVariablesSintaxisdestino fuentedestino: fuenteUtilidadmodelan nodos físicos delcircuitorepresentanalmacenamiento localglobal(comunicación entreprocesos)local(dentro del proceso)se actualizan cuandoavanza el tiempose 2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved24 de 44

Tipos de datosTipos de datos escalares.Enumerados.Conjuntos ordenados de identificadores o caracteres definidos por elusuario, útiles para definir los estados de una máquina de estados finitos.TYPE nombre del tipo IS (valor1, valor2,., valorN);TYPE variosLogicos IS (‘X’, ’0’, ’1’, ’Z’);TYPE semaforo IS (rojo, verde, ambar, apagado);Ejemplos de declaración de objetos a partir de la declaración de tipos.SIGNAL estadoActual: semaforo: apagado;VARIABLE logicaMitad: variosLogicos;S2 4. VHDL. Tipos de datos 2007 A.G.O. All Rights Reserved25 de 44