Flip-Flop -6- - Gunadarma
Sistem DigitalFlip-Flop-6-Sistem Digital.Missa LamsaniHal 1
Kelompok Rangkaian LogikaKelompok rangkaian logika kombinasionalBentuk dasarnya adalah gerbang logikaKelompok rangkaian logika sekuensialBentuk dasarnya adalah rangkaian flip-flopBermanfaat karena karakteristik memorinyaGerbang adalah : pembuat keputusanSistem Digital.Missa LamsaniHal 2
Flip-FlopFlip-flop mempunyai 2 keadaan stabil, dan akanbertahan pada salah satu dari dua keadaan itusampai adanya pemicu yang membuatnyaberganti rator, biner, tapi kita akan menggunakanistilah flip-flop sajaFlip-flop dapat dirangkai dari gerbang logikaNAND atau bisa dibeli dalam bentuk ICFlip-flop digunakan untuk penyimpanan, pewaktu,penghitungan dan pengurutanSistem Digital.Missa LamsaniHal 3
Flip-FlopFlip-flop merupakan satu sel memoriKeadaan keluaran flip-flop dapat berada dalamkeadaan tinggi / rendah untuk selang waktuyang dikehendakiUntuk mengubah keadaan tersebut diperlukansuatu masukan pemicuFlip-flop mempunyai 2 keluaran komplementer,yaitu Q dan QSistem Digital.Missa LamsaniHal 4
Jenis-jenis Flip-FlopSR Flip-Flop (Set Reset FF)JK Flip-FlopD Flip-Flop (Data FF)T Flip-FlopSistem Digital.Missa LamsaniHal 5
SR Flip-FlopSR Flip-flop merupakan rangkaian dasar untukmenyusun berbagai jenis FF yang lainnya.Disusun dari gerbang NANDSistem Digital.Missa LamsaniHal 6
SR Flip-FlopContoh IC Flip-flop yang menggunakangerbang NAND adalah IC 74LS00141312111098VccGnd1234567IC 74LS00Sistem Digital.Missa LamsaniHal 7
SR Flip-FlopSIC1 3QIC1 6Q4Sistem Digital.SRQQ’ 0011 0110 1001 1112RClock5Tdk berubahMissa LamsaniHal 8
SR Flip-FlopAtau disusun dari gerbang 2 gerbang NORSistem Digital.Missa LamsaniHal 9
SR Flip-FlopMengset Flip-flop berarti membuat keluaran Q 1danMereset Flip-flop berarti membuat keluaran Q 0dari kondisi stabil / tidak berubahMengeset FF dari gerbang NAND dapat dilakukandengan membuat S 0 dan mereset dilakukandengan membuat R 0Mengeset FF dari gerbang NOR dapat dilakukandengan membuat S 1 dan mereset dilakukandengan membuat R 1Sistem Digital.Missa LamsaniHal 10
SR Flip-FlopContoh sinyal yang melukiskan bentukkeluaran dari SR FF dengan menggunakangerbang NANDSistem Digital.Missa LamsaniHal 11
SR FF Terlonceng / Latch SR FF /Detak SR FFFF jenis ini dapat dirangkai dari FF-SRditambah dengan dua gerbang AND / NANDuntuk masukan pemicu yang disebut dengansinyak clok (ck)Sistem Digital.Missa LamsaniHal 12
SR FF Terlonceng / Latch SR FF /Detak SR FFJika menggunakan gerbang NANDSistem Digital.Missa LamsaniHal 13
SR FF Terlonceng / Latch SR FF /Detak SR FFJika menggunakan gerbang NORSistem Digital.Missa LamsaniHal 14
SR FF TerloncengDari tabel kebenaran kedua rangkaian di atas,terlihat bahwa untuk sinyal clock yang tinggi,FF ini bekerja seperti FF-SR dari gerbangNORSedangkan untuk sinyal clock yang rendah,keluaran Q tidak bergantung kepada input Rdan S, tetapi tetap mempertahankan keadaanterakhir sampai datangnya sinyal clockberikutnya.Sistem Digital.Missa LamsaniHal 15
SR FF TerloncengContoh bentuk sinyal Q dengan SR FFSistem Digital.Missa LamsaniHal 16
D Flip-FlopPada FF-SR ada nilai-nilai masukan yangterlarangUntuk menghindari nilai terlarang tersebut,disusun jenis FF lain yang dinamakan FF Data(D FF)Rangkaian ini dapat diperoleh denganmenambahkan satu gerbang NOT padamasukan FF terloncengSistem Digital.Missa LamsaniHal 17
D Flip-FlopSistem Digital.Missa LamsaniHal 18
D Flip-FlopSistem Digital.Missa LamsaniHal 19
D Flip-FlopDari gambar diatas terlihat bahwa untuk sinyalclock yang rendah, keluaran Q akan tetapterkunci / tergerendel pada nilai akhirnya.Dengan kata lain bahwa pada saat kondisiclock rendah, sinyal masukan D tidakmempengaruhi keluaran QSedangkan untuk sinyal clock yang tinggi,akan diperoleh keluaran sesuai dengan data Dyang masuk pada saat ituSistem Digital.Missa LamsaniHal 20
JK Flip-FlopJK FF mempunyai masukan “J” dan “K”FF ini dipicu oleh suatu pinggiran pulsa clockpositif atau negatifJK FF merupakan rangkaian dasar untukmenyusun sebuah pencacahJK FF dibangun dari rangkaian dasar SR-FFdengan menambahkan dua gerbang AND padamasukan R dan S serta dilengkapi denganrangkaian diferensiator pembentuk denyut pulsaclockSistem Digital.Missa LamsaniHal 21
JK Flip-FlopSistem Digital.Missa LamsaniHal 22
JK Flip-FlopMasukan J dan K disebut masukan pengendalikarena kedua masukan ini yang menentukankeadaan yang harus dipilih oleh FF pada saatpulsa clock tiba (dapat pinggiran positif ataunegatif tergantung pada jenis FF-nya)JK-FF berbeda dengan D-FF karena JK-FFmasukan clock adalah masukan yang di cacahdan masukan J dan K adalah masukan yangmengendalikan FF ituSistem Digital.Missa LamsaniHal 23
Cara kerja JK-FFPada saat J dan K keduanya rendah, gerbangAND tidak memberikan tanggapan sehinggakeluaran Q tetap bertahan pada keadaanterakhirnya (Qn)Pada saat J rendah dan K tinggi, maka FFakan diseret hingga diperoleh keluaran Q 0(kecuali jika FF memang sudah dalamkeadaan reset atau Q memang sudah padakeadaan rendah)Sistem Digital.Missa LamsaniHal 24
Cara kerja JK-FFPada saat J tinggi dan K rendah, makamasukan ini akan menggeser FF hinggadiperoleh keluaran Q 1 (kecuali jika FFmemang sudah dalam keadaan set atau Qsudah dalam keadaan tinggi)Pada saat J dan K kedua-duanya tinggi, makaFF berada dalam keadaan “toggle” artinyakeluaran Q akan berpindah pada keadaanlawan jika pinggiran pulsa clocknya tibaSistem Digital.Missa LamsaniHal 25
Tabel Kebenaran JK FFClockK00010110101Sistem Digital.1QQ’JTdk berubahKeadaanberlawananMissa LamsaniHal 26
Tabel Kebenaran JK FFPemicu Tepi PositifClockJKQ01XXXXNCNC XXNCX00NC 010 101 11KeadaanberlawananSistem Digital.Missa LamsaniHal 27
Tabel Kebenaran JK FFPemicu Tepi NegatifClockJKQ01XXXXNCNC XXNCX00NC 010 101 11KeadaanberlawananSistem Digital.Missa LamsaniHal 28
JK Flip-Flop Master-SlaveJK FF Master-Slave, adalah suatu cara lainuntuk menghindari pemacuanMerupakan kombinasi dari 2 penahan yangdiatur oleh sinyal pendetakPenahan pertama adalah master / majikan,yang diatur oleh sinyal pendetak positifPenahan kedua adalah slave / budak, yangdiatur oleh sinyal pendetak negatifSistem Digital.Missa LamsaniHal 29
JK Flip-Flop Master-SlavePada saat sinyal detak berada pada tingkattinggi, master-nya yang aktif dan slave-nyatidak aktifPada saat sinyal detak berada pada tingkatrendah, master-nya yang tidak aktif dan slavenya yang aktifSistem Digital.Missa LamsaniHal 30
Tabel Kebenaran JK FF – Master SlavePR CLR00111110101111ClockJKQXXXX XXX0011XXX0101*10NC01KeadaanberlawananSistem Digital.Missa LamsaniHal 31
Daftar PustakaAlbert Paul Malvino, Tjia May On, ter, Edisi Kedua, Erlangga, 1993Roger L Tokheim, Sutisna, Prinsip-prinsipDigital, Edisi Kedua, Seri Buku Schaum : Teoridan Soal, Erlangga, 1994Sistem Digital.Missa LamsaniHal 32
Alhamdulillah .Sistem Digital.Missa LamsaniHal 33
Bentuk dasarnya adalah rangkaian flip-flop Bermanfaat karena karakteristik memorinya Gerbang adalah : pembuat keputusan . Sistem Digital. Missa Lamsani Hal 3 Flip-Flop Flip-flop mempunyai 2 keadaan stabil, dan akan bertahan pada salah satu dari dua keadaan itu sampai adanya pemicu yang membuatnya .
Rangkaian Flip-Flop JK Pada flip-flop JK ini, masukan J dan K disebut masukan pengendali karena kedua masukan ini yang menentukan keadaan yang harus dipilih oleh flip-flop pada saat pulsa clock tiba (dapat pinggiran positif atau negatif, tergantung kepada jenis flip-flopnya). flip-flop ini berbeda dengan flip-flop-D karena pada flip-flop-JK
D Flip Flop. Seperti yang diketahui, flip-flop (Bistable Multivibrator) dalah suatu rangkaian sel biner yang memiliki dua buah output yang saling berkebalikan keadaannya (0 atau 1). Di dalam FPGA, terdapat sebuah jenis flip-flop yaitu D flip-flop atau Data flip flop. Rangkaian D flip-flop ini berfungsi sebagai rangkaian
FLIP-FLOP (BISTABLE MULTIVIBRATOR / BISTABLE) DAN LATCH Flip-flop adalah perangkat 2 state, mempunyai 2 state pengoperasian stabil yg bersesuaian dgn 0 dan 1 biner. LATCH Flip flop yg state-state output tergantung pada tingkat sinyal input (0 atau 1). EDGE-TRIGERRED FLIP-FLOP Flip flop yg state-state output tergantung pada transisi
College/ Department: Keshav Mahavidyalaya, University of Delhi . Sequential Circuits-II 2 Institute of Lifelong Learning, University of Delhi . 4.2.1 Edge Triggered Flip-flop 4.2 Edge Triggered S-R Flip-flop 4.3 Edge Triggered D Flip-flop 4.4 Edge Triggered J-K Flip-flop 4.4.1 Racing 4.4.2 J-K Master Slave Flip-flop 4.5 Asynchronous Preset .
February 6, 2012 ECE 152A - Digital Design Principles 3 Reading Assignment Brown and Vranesic (cont) 7Flip-Flops, Registers, Counters and a Simple Processor (cont) 7.4 Master-Slave and Edge-Triggered D Flip-Flops 7.4.1 Master-Slave D Flip-Flop 7.4.2 Edge-Triggered D Flip-Flop 7.4.3 D Flip-Flop with Clear a
Some Flip Flops may have a reset (or clear) and/or a set line that directly change the output. All Flip Flops change states according to data lines on clock pulses. All Flip Flops have an output usually labeled Q, the inverse of the output, labeled Q, a SET, and a RESET. Figure 11.1 - D Flip Flop and JK Flip Flop
Auto Flip Settings - Flipbooks can flip automatically. Enable Auto Flip and set Flip Interval, Flip loops: set -1: Auto flip all the time; set N (N 0): Flip N times then stop. Check Auto Flip from start to make the flipbook flip automatically from start. Click the Auto Flip Button when you need if you don't check this option.
Andreas M unch and Endre S uli Mathematical Institute, University of Oxford Andrew Wiles Building, Radcli e Observatory Quarter, Woodstock Road Oxford OX2 6GG, UK Barbara Wagner Weierstrass Institute Mohrenstraˇe 39 10117 Berlin, Germany and Technische Universit at Berlin, Institute of Mathematics Straˇe des 17. Juni 136 10623 Berlin, Germany (Communicated by Thomas P. Witelski) Abstract .
