Electrónica Digital Tema 3 - UPM
Electrónica DigitalTema 3Diseño SíncronoDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño Síncrono Régimen transitorio en los circuitos digitales– Concepto de espurio. Clasificación– Alternativas para evitarlos Diseño síncrono de Sistemas Digitales–––––Estructura de un sistema síncronoPrincipio de funcionamientoEl reloj. Skew. Habilitación de relojReset y preset funcionalesSincronización de entradas asíncronas. La Metaestabilidad EjemplosDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Régimen Transitorio en Circuitos DigitalesEn los circuitos combinacionales sin realimentaciónpueden darse valores transitorios anómalos en lassalidas debido a la existencia de retardos en losdispositivos lógicos.tp 1 nsF A·/A 0Atp 2 nsA/AFDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Régimen Transitorio en Circuitos Digitales Dependiendo del uso que se vaya a hacer de lassalidas, la aparición de pulsos espurios puede serirrelevante o catastrófica. Si el circuito combinacional tiene realimentaciones,los valores transitorios pueden dar lugar aoscilaciones en las salidas. Los valores espurios en las salidas se denominanglitches o riesgos.Dpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Régimen Transitorio en Circuitos DigitalesClasificación de los riesgos en Circuitos Digitales Riesgos estáticos: Son pulsos espurios que aparecen alproducirse un cambio en las entradas que no produce uncambio en el estado de la salida. Riesgos dinámicos: Son pulsos espurios que aparecen alproducirse un cambio en las entradas que debe producir uncambio en el estado de la salida.Dpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Régimen Transitorio en Circuitos DigitalesClasificación de los riesgos en Circuitos Digitales Riesgos funcionales: Son glitches que sólo aparecen cuandose producen cambios en más de una variable de entradaabcd (t t0)abcd (t)cd00 01 11 10ab00 1011111001011F 11101ó0111F 01111F 111glitch funcionalDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Régimen Transitorio en Circuitos DigitalesClasificación de los riesgos en Circuitos Digitales Riesgos lógicos: Son debidos a la realización hardware delcircuito y pueden producirse aunque sólo cambie de estado unaentrada.ABTp 1 nsFCABCFDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Régimen Transitorio en Circuitos DigitalesAlternativas para evitar los riesgos Inserción de retardos hardware: Su valor es difícilmentecontrolable y varía con las condiciones de funcionamiento,pudiendo dar lugar a nuevos riesgos. Inserción de lógica redundante: Permite eliminar únicamente losriesgos lógicos. Inserción de lógica registrada: No elimina los riesgos, sino suefecto. Consiste en muestrear la lógica cuando ha finalizado elrégimen transitorio -y por tanto ya no existen glitchesalmacenando los estados de salida en flip-flops. Esta soluciónes la más ampliamente utilizada tanto para el diseño de ASICscomo para circuitos realizados con lógica programable o TTL.Se denomina Metodología de diseño Síncrono.Dpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesEstructura de un Sistema Digital SíncronoENTRADASRELOJREGL/CDpto. de Sistemas Electrónicos y de Control. UPMREGL/CREGSALIDASCurso 2010-2011
Diseño síncrono de circuitos digitalesBases de funcionamiento– Todas las entradas de los circuitos combinacionalesestán registradas, luego sólo pueden cambiar de estadoen los flancos activos de relojtpfftpffCambio de estadoDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesBases de funcionamiento– El régimen transitorio de los circuitos combinacionales sinrealimentación finaliza cuando ha transcurrido el tiempode propagación máximo del circuito desde el últimocambio en una entrada.tpfftpLCtpfftpLCFin del Régimen TransitorioDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesBases de funcionamiento– Para que las salidas de los circuitos combinacionalespuedan registrarse correctamente deberán ser establesun tiempo antes del flanco activo de reloj, el tiempo deset-up de los flip-flops.tpfftpLCTclktsutpfftpLCtsuPor tanto: Tclk tpff tpLC tsuDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesBases de funcionamiento– La frecuencia máxima de la señal de reloj en un circuitosecuencial síncrono viene dada por la expresión:f clk max 1t pffmax t pLCmax t su mindonde tpLC max es el tiempo de propagación del bloquecombinacional mas lento de los existentes en el circuito.Dpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesBases de funcionamiento– Un circuito digital síncrono funcionando con unafrecuencia de reloj menor o igual a la dada por laexpresión anterior funcionará correctamente si: Se emplean flip-flops activos en el mismo tipo deflanco como elementos de memoria del sistema. A todos los flip-flops les llega de manera simultánea laseñal de reloj del circuito. No se activan, durante la operación normal delsistema, las entradas asíncronas de los flip-flops. No existe lógica combinacional realimentada. Todas las entradas de los circuitos combinacionales,incluso las externas al sistema, están registradas.Dpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesDistribución del reloj– A todos los flip-flops del circuito debe llegarles de manerasimultánea los flancos de la señal de reloj.– Esto, en general, no es posible que se verifique demanera estricta; el reloj llegará con cierto desfase a lasentradas de los flip-flops debido a las distintas longitudesde las pistas y a las distintas cargas que soportan losbuffers del árbol de reloj.– El desfase en la llegada del reloj a los flip-flops de uncircuito se denomina skew del reloj.– Un circuito síncrono puede admitir un valor máximo deskew en la señal de reloj.Dpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesDistribución del T/5CT/5Dpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesEl skew.Modelo general:DQCLKRelojL/CDQCLKSKEWDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesL/CEl skew.AnálisisSKEWskewtHtpFF tpLCskew tpFF min tpLC min tHminDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesReloj generado por Lógica litchRelojEntradaSalidaDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesReloj generado por Lógica CombinacionalEntradaCombinacionalDpto. de Sistemas Electrónicos y de Control. UPMDQSalidaRelojCLKCurso 2010-2011
Diseño síncrono de circuitos digitalesHabilitación de jMuxEntradaSalidaDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesHabilitación de reloj0D1DCKQCLKClock EnableDQQCLKCEDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesReloj generado por un flip-flopDRelojQEnt. Síncrona2Ent. Síncrona1CLKDQCLKQDQSalidaCLKRelojEnt. Síncrona1QEnt. Síncrona2! Violaciónde set-upSalidaDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesReloj generado por un flip-flopDRelojQCLKEnt. Síncrona2Ent. Síncrona1DQCLKDpto. de Sistemas Electrónicos y de Control. UPMQDQSalidaCLKCurso 2010-2011
Diseño síncrono de circuitos digitalesHabilitación de relojDRelojQCLKEnt. Síncrona2Ent. Síncrona1DQCLKQDQSalidaCLKCERelojEnt. Síncrona1QEnt. Síncrona2El funcionamientoes diferenteSalidaDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesReset funcionalEnt. Síncrona2Ent. nt. Síncrona1Q1Ent. Síncrona2Q2! Q2 cambiamás tarde de tpFFSalidaDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesReset funcionalEnt. Síncrona2Ent. Síncrona1DDQCLKQQ1QCLKQ2DQSalidaCLKRSTRelojDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesReset funcionalEnt. Síncrona2Ent. Síncrona1DDQCLKQQ1QCLKQ2DQSalidaCLKRelojRelojEnt. Síncrona1Q1Ent. Síncrona2Q2SalidaDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesReset y Preset funcionalesFlip-flop D con Reset síncronoResetnDatoRelojDQSalidaCLKFlip-flop D con Preset síncrono.PresetDatoRelojDpto. de Sistemas Electrónicos y de Control. UPMDQSalidaCLKCurso 2010-2011
Diseño síncrono de circuitos digitalesSincronización de entradas asíncronas– A menudo existen entradas al circuito que sonasíncronas respecto a su reloj y deben sersincronizadas antes de poder ser usadas en el mismo.– La sincronización consiste en registrar la entrada en unflip-flop conectado al reloj del circuito. Durante estaoperación puede ocurrir que se violen los tiempos deset-up o de hold del flip-flop.– Como consecuencia, el flip-flop puede registrar o no elevento de entrada o, lo que es peor, entrar en un estadometaestable.Dpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesSincronización de entradas asíncronas.Metaestabilidad– Cuando se violan los tiempos de set-up o de hold de unflip-flop, su salida puede pasar a un nivel intermedio; alcabo de un tiempo indeterminado tomará aleatoriamenteel valor 0 ó 1.tSUtHRelojEnt. AsíncronaQtpFFtmetAumento del tiempo de propagaciónDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesSincronización de entradas asíncronas.Metaestabilidad– La metaestabilidad solo afecta a los flip-flops usados parasincronizar entradas asíncronas.– La probabilidad de que un flip-flop entre en estadometaestable y el tiempo de permanencia en dicho estadodepende del proceso tecnológico y de las condicionesambientales de funcionamiento.– Generalmente los flip-flops pasan rápidamente a unestado estable.– Si la salida del flip-flop es muestreada en el estadometaestable, se propagará un valor indefinido a la lógicaa la que esté conectado.Dpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesSincronización de entradas j Provee tiempo para que desaparezca la metaestabilidadantes de usar la señal en el circuito.Mayor tiempo de respuesta del sistema.RelojAsíncronaSíncronaDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesSincronización de entradas asíncronas.Conformación de pulsos– Pulsos mayores que un período de AsíncronaSíncronaDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesSincronización de entradas asíncronas.Conformación de pulsos– Pulsos menores que un período de síncronaSíncronaDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesSincronización de entradas asíncronas.Conformación de pulsos– Pulsos menores que un período de jAsíncronaSíncronaDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesSincronización de entradas asíncronas.Eliminación de tRelojRelojAsíncronaSíncronaD3 Q1·Q3 Q1·Q2 Q2·Q3Dpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesConclusiones– Las normas de diseño síncrono son una buena guía parala realización de diseños con un funcionamiento seguro.– En su aplicación práctica es frecuente que se den casosen los que resulta inevitable vulnerarlas: en el interfaz conbuses asíncronos o con memorias asíncronas, porejemplo, o en el de la sincronización de entradasasíncronas.– Cuando esto ocurra es aconsejable aislar los módulos deinterfaz con sistemas asíncronos y diseñar el resto delsistema ateniéndose a las reglas enunciadas.Dpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Diseño síncrono de circuitos digitalesConclusiones– En el diseño de circuito es aconsejable utilizar flip-flopstipo D, puesto que son los de funcionamiento más simpley facilitan la interpretación del modo de operación delcircuito.– Además, con los flip-flops tipo D resulta muy sencilla laincorporación de entradas síncronas de reset, preset yhabilitación de reloj.– Las entradas asíncronas de los flip-flops sólo debenutilizarse, si se desea, para la inicialización del circuito,pero nunca durante la operación normal del mismo.Dpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
EjemplosControlador de Aforo‘1’entraup/downContadornATA BsalemaxQBQalarmarst asincnDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
EjemplosControlador de Aforo (diseño síncrono)up/downContadorQnAclkA BCEsalesyncentrasyncmaxDCEQ alarmaBnclkDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
EjemplosMultiplicador de frecuencia programableN nNdiv prog Q divclkmcontadorQmDQ MNdiv prog Qres asincentDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011sal
EjemplosFuncionamiento del Multiplicador de frecuenciaclkdiventsalf clkNTent 1 f ent 1 f entf clkM Tdiv 1 f div N f clk N f entf div f sal f clk N f entMDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
EjemplosMultiplicador de frecuencia (diseño síncrono)N nNdiv progclkentQ divmENcontador Qres sincmQ MDNdiv prog QCEsyncclkDpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011sal
EjemplosFrecuencímetrocontadorentQnconDQcon regres asincmmmmclkgenerador de winventanaE1E2SmBCD7segE3E4CS1div :NQcontador Q2S2ES3S4Dpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
EjemplosFuncionamiento del frecuencímetroclkwinentconcon reg01234XDpto. de Sistemas Electrónicos y de Control. UPM5012534505Curso 2010-2011
EjemplosFrecuencímetro (diseño síncrono)ent syncCEcontador Qn con Dres sincclkQ con regCEmmmclkmgenerador de winventanaE1E2SmBCD7segE3E4CS1contadordiv :NQCEQ2S2ES3S4Dpto. de Sistemas Electrónicos y de Control. UPMCurso 2010-2011
Electrónica Digital Tema 3 Diseño Síncrono. Dpto. de Sistemas Electrónicos y de Control. UPM Curso 2010-2011 Diseño Síncrono Régimen transitorio en los circuitos digitales – Concepto de espurio. Clasificación – Alternativas para evitarlos
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